DS90LV110：1至10路LVDS数据与时钟分配器
DS90LV110是一款基于LVDS（低压差分信号）技术的数据与时钟分配器，适用于需要高速、低功耗信号传输的系统设计。该器件具备完整的差分信号路径，有效降低噪声和脉宽失真，支持将单个输入信号同时发送至多达10个输出通道。其设计特别适用于点对点及多点总线结构，尤其适合400 MHz以下的时钟分配。
核心特性
- 支持800 Mbps的全差分数据传输路径，具有低抖动性能
- 在800 Mbps速率下，使用2²³−1伪随机比特流测试时，峰峰值抖动为145 ps（典型值）
- 仅需单个+3.3 V电源供电
- 整体功耗低于413 mW（典型值）
- 通道间偏斜仅为35 ps（典型值），实现高精度时序同步
- 差分输出电压为320 mV（典型值），适用于100 Ω终端负载
- 支持LVPECL输入信号，增强兼容性
- 传播延迟为2.8 ns（典型值），确保快速响应
- 输入阈值范围小于±100 mV，提升信号解析能力
- 采用28引脚TSSOP封装，适合高密度布板
- 符合ANSI/TIA/EIA-644标准，兼容主流LVDS规范
该分配器的LVDS输出支持三态控制，可通过专用使能引脚实现灵活的信号切换。其接收器不仅接受LVDS电平输入，还可通过适当的衰减电路兼容LVPECL和PECL输入。
应用场景与布线设计
在多点总线配置中，DS90LV110能够替代传统扇出结构，提升系统信号完整性和抗干扰能力。对于高数据速率（>400 Mbps）的应用，建议采用点对点分布方式，以减少传输路径中的负载效应。
输入接口配置
为确保稳定信号接收，LVDS输入端必须在靠近引脚处配置100 Ω终端电阻，以匹配线路阻抗。在未使用控制引脚时，EN引脚默认将输出设置为三态，从而避免信号冲突。
故障安全偏置设计
DS90LV110接收器未集成内部故障安全偏置功能。如需该功能，可通过外部连接10 kΩ电阻将IN+引脚拉高至Vcc，IN-引脚拉低至GND，从而在无信号输入时维持已知的逻辑高电平，降低误判概率。
扩展能力与信号完整性
多个DS90LV110器件可以级联使用以扩展输出端口数量。需要注意的是，系统扩展时应考虑整体传播延迟的累积效应，以免影响抖动性能。此外，每次通过器件都会带来一定的抖动叠加。
PCB布局与电源旁路设计
为实现最佳信号完整性，PCB布局应尽量减少信号回路与电源路径的交叉耦合。建议采用4至10密耳厚度的电介质层，以提升电源层与地层之间的固有电容，从而改善高频滤波效果。
电源旁路设计应结合射频陶瓷电容（0.01 µF至0.1 µF）与钽电解电容（2.2 µF至10 µF）。其中，钽电容的额定电压应不低于电源电压的五倍，以确保长期稳定运行。
在DS90LV110的电源引脚与旁路电容之间应使用双过孔连接，以减小电感并提升旁路效果。此外，建议在PCB外层添加接地层，以增强屏蔽效果，并通过密集布放过孔以降低镜像电流路径的阻抗。
接地层应与信号线和焊盘保持适当间距，以避免影响传输线阻抗特性。推荐间距为传输线宽度或介质层厚度中的较大者，从而减少寄生电容和信号失真。
接口示意图
图3展示了点对点分发应用的典型架构，其中数据信号直接从发送端传输至接收端，避免了多点应用中可能出现的信号反射和衰减。
图4至图6分别展示了LVDS、CML和LVPECL驱动器与DS90LV110的直流耦合接口示意图。图7则显示了DS90LV110输出与典型接收器的连接方式。
在实际系统集成中，建议根据目标接收器的输入范围和阻抗特性，合理选择终端匹配方案，并参考相应器件的数据手册进行接口优化。