概伦电子NanoSpice™系列：覆盖全场景的定制电路仿真与验证解决方案
在AI大模型、自动驾驶与智能终端等应用驱动下，算力需求不断攀升。随着SoC集成度突破百亿晶体管，工艺节点进入3nm以下，并伴随存储器定制化、存内计算等架构的持续演进，晶体管级电路仿真与全芯片验证已成为高性能计算与存储芯片设计流程中不可或缺且耗时最长的关键环节。
当前的验证方法在效率、容量和方法学三方面面临显著瓶颈，严重制约了芯片的上市节奏、制造良率与市场竞争力。具体挑战包括：
- 模块级仿真，尤其是涉及超大规模电源/地网络（PDN）的后仿真，单次耗时从几小时延长至数天甚至数周。
- 面对数千万乃至上亿晶体管规模，叠加大量寄生参数，仿真器内存占用剧增，如何在有限时间内完成任务，成为工程实现中的核心难题。
- 单纯依赖仿真器提升速度的方式，已难以满足当前快速膨胀的验证需求。
全芯片级晶体管仿真更是整个流程中的关键难点，尤其在存储器（包括SRAM、DRAM、Flash及新型存储）、全芯片SoC（如电源管理单元、汽车电子MCU、CIS图像传感器）以及高精度数字模块（如时钟树后仿）中，其验证周期直接影响产品的市场推出时间。
面对这些挑战，产业亟需一种新的验证范式，能够根据电路模块的工作频率与精度需求，动态采用最匹配的建模与仿真策略，以在可控精度范围内实现高效简化，从而支撑PVT、可靠性与良率分析等全流程验证。
概伦电子推出的NanoSpice™电路仿真解决方案，正是为了系统性地应对定制化设计与先进工艺下的全场景仿真与验证难题。该方案通过智能适配不同电路特性的验证需求，提供“通用与专用结合”的最优策略。
- SPICE级：用于高频模拟电路、高速数字接口和存储电路。
- 专用FastSPICE优化：适用于全芯片数模混合电路和存储器。
- Verilog行为级：用于数字逻辑电路。
NanoSpice X™
NanoSpice X™在保持SPICE级精度的同时，通过高效的并行计算能力，支持上亿器件规模的全芯片后仿真，有效突破容量瓶颈。
- 具备卓越的内存管理能力，可在主流服务器集群上高效完成超大规模PDN与时钟树的后仿真。
NanoSpice Pro X™
NanoSpice Pro X™采用创新的双引擎架构，能够根据电路拓扑自动决策，实现在精度与效率间的平衡跃升。
- 在存储器设计中，自动识别规整结构并调用优化的FastSPICE算法，显著提升阵列验证效率。
- 在高精度模拟电路中，无缝切换至SPICE引擎，确保仿真结果的准确性。
- 该方案已成为CPU、GPU和AI加速器等复杂SoC设计的理想选择，并已获得客户在硅后验证阶段的广泛认可。
此外，NanoSpice Pro X™还支持先进的3D-IC和多工艺协同仿真技术，覆盖TSV、微凸块到混合键合等复杂互连结构，并完整支持后仿的反标流程。
- 显著优化了仿真结果输出、波形保存、measure语句执行及电路检查等后处理功能。
- 在确保关键分析数据完整保留的同时，将内存额外消耗和性能影响降至最低，有效应对先进封装与异构集成所带来的验证挑战。
NanoSpice MS™
NanoSpice MS™聚焦于数模混合芯片验证中“数字等模拟”难题，通过创新的同步算法，实现模拟与数字域的高效协同。
- 数字模块采用Verilog或System Verilog进行行为级建模，与晶体管级模拟电路联合仿真，实现真正意义上的全芯片验证。
- 可无缝衔接概伦电子自主研发的数字仿真器VeriSim™，进一步提升验证效率。
概伦电子认为，单一工具的突破无法解决系统性的验证瓶颈。为此，公司正在构建以NanoSpice™仿真家族为核心的全场景验证环境，覆盖从设计初期到最终签核的完整流程。
- 设计早期：通过静态电路检查（Static Circuit Check）快速识别潜在的拓扑与设计规则问题。
- 仿真阶段：结合动态电路检查与SOA（Safe Operation Area）分析，确保电路在不同工艺角（Corner）和工作条件下的可靠性与功能性。
- 签核阶段：依托NanoYield™电路良率分析平台和high-sigma分析，实现量产良率的精准预测；同时，结合晶体管级可靠性分析与信号完整性（SI）分析，为芯片长期稳定运行提供保障。
概伦电子始终致力于推动验证流程的优化，使设计人员能够更自由地进行架构创新，从容应对设计迭代挑战。NanoSpice™仿真家族旨在帮助设计团队构建高效、无损的验证体系，减少因工具割裂带来的数据转换与精度损失。
来源：概伦电子Primarius