DAC5662：双通道、12位、275 MSPS数模转换器的数字输入与定时说明
DAC5662是一款高性能、双通道12位数模转换器（DAC），具有高达275 MSPS的更新速率和出色的动态性能，适用于通信、测试测量以及医疗成像等领域。
产品特性
- 12位双通道架构的高速DAC
- 最高支持275 MSPS的更新频率
- 3 V至3.6 V宽电压供电设计
- 在5 MHz频率下，SFDR可达85 dBc
- 在15.1 MHz和16.1 MHz下，IMD3性能达78 dBc
- 在30.72 MHz带宽下，WCDMA ACLR性能为70 dB
- 支持独立或单电阻增益调节
- 可配置为双通道或交错模式
- 集成1.2 V温度补偿参考电压源
- 标准封装：48引脚薄型QFP（TQFP）
- 工作模式下功耗为330 mW，关断模式下仅15 mW
典型应用
- 蜂窝基站中的发射信道
- CDMA标准：W-CDMA、CDMA2000、IS-95
- TDMA标准：GSM、IS-136、EDGE/UWC-136
- 医疗成像与测试测量设备
- 任意波形发生器（ARB）
- 直接数字合成器（DDS）
- 电缆调制解调器终端系统（CMTS）
图1显示了DAC5662的典型功能模块。
产品描述
DAC5662是一个集成式、双通道12位高速DAC，内置电压基准源。凭借其275 MSPS的更新速率和卓越的动态性能，该设备适用于I/Q基带或直接中频通信系统。
每个DAC通道提供高阻抗差分电流输出，兼容单端或差分模拟输出配置。通过外部电阻，可以调节每个通道的满量程输出电流，范围通常在2 mA至20 mA之间。芯片内置的1.2 V参考电压具备温度补偿特性，确保稳定性，同时也支持外部参考输入。
DAC5662配备两个12位并行数据输入端口，每个通道拥有独立的时钟与数据锁存控制。在交错模式下，单个端口可用于交错写入两个通道的数据，提升系统灵活性。
该设备专为采用50 Ω双端接负载的差分变压器耦合输出而设计。在20 mA满量程输出电流下，支持4:1和1:1两种阻抗比配置，分别对应4 dBm与-2 dBm输出功率。
DAC5662采用48引脚薄型QFP封装，并与DAC5672（14位版本）以及DAC2902和AD9765等其他双通道DAC器件实现引脚兼容。产品设计支持-40°C至85°C的宽工业温度范围。
数字接口与定时说明
DAC5662的数字输入端口支持标准偏移二进制编码，其中D11为最高有效位（MSB），数据输入支持高达275 MSPS的采样率。
为了确保最佳性能，建议采用对称的占空比，但只要满足时序要求，占空比可适当调整。同样地，建立时间和保持时间也可以在规定范围内灵活选择。
所有数字输入均兼容CMOS逻辑电平，图2与图3分别展示了带有内部下拉和上拉电阻的等效数字输入结构。数字输入接口设计为在3 V至3.6 V的数字电源（DVDD）下工作。
图2. 带内部下拉电阻的CMOS/TTL数字输入等效电路
图3. 带内部上拉电阻的CMOS/TTL数字输入等效电路
工作模式选择
通过MODE引脚，DAC5662支持两种不同的工作模式，如表1所示。
- 双总线模式：每个DAC通道独立运行，具有各自的数据输入总线、时钟和写入信号。
- 单总线交错模式：数据交错输入至I通道总线，Q通道总线不使用，时钟与写信号由两个通道共享。
表1. 工作模式对照表
双总线模式下的数据与时序
在双总线模式中，MODE引脚连接至DVDD，DAC5662内部的两个通道通过各自的12位并行数据输入端口进行操作。每个通道由独立的写入信号（WRTA、WRTB）和时钟信号（CLKA、CLKB）控制。
写入信号控制数据锁存操作，时钟信号触发DAC锁存更新。输入数据通过写入信号的上升沿加载至输入寄存器。
由于该DAC使用两个独立时钟域，必须确保时钟与写入信号之间的时间顺序正确。一般来说，时钟上升沿应早于或同时于写入信号上升沿。若写入信号在时钟上升沿之后触发，则需满足至少2纳秒的延迟。
图4展示了双总线模式下的操作时序。
单总线交错模式下的数据与时序
在单总线交错模式中，MODE引脚连接至DGND。如图5所示，I通道和Q通道共享一个写入信号（WRTIQ）和更新时钟（CLKIQ与内部CLKDACIQ）。
通过多路复用逻辑，输入数据在I通道和Q通道之间交替写入。当SELECTIQ为高电平时，数据写入I通道锁存器，Q通道锁存器保留上次数据；当SELECTIQ为低电平时，数据写入Q通道，I通道数据保持。
在交错模式下，I通道的输入数据率是DAC内核更新速率的两倍。与时钟和写入信号的正确顺序密切相关，以确保数据准确写入。
在写入信号的上升沿，I和Q通道的数据被锁存；在下一个下降沿，数据传输至DAC锁存器。时钟信号在进入DAC锁存器前被除以二。
RESETIQ信号负责确保数据与时钟在交错模式下的同步。当RESETIQ为高时，CLKDACIQ输出被禁用，保持低电平。
图5展示了单总线交错模式下的操作时序。