AD9265：一款16位、125/105/80 MSPS、1.8 V模数转换器详解
AD9265是一款高精度、高性能的模数转换器（ADC），适用于对采样率和功耗有严格要求的应用场景。其支持三种采样速率——125 MSPS、105 MSPS和80 MSPS，并可在1.8 V电源电压下运行。以下将从功耗管理、数字输出配置、数字接口等方面进行详细介绍。
功耗与待机模式
AD9265的功耗与其采样速率呈正相关关系。在CMOS输出模式下，数字功耗主要取决于输出驱动器的强度以及每个输出位所带的负载。
最大DRVDD电流（IDRVDD）可近似表示为：
IDRVDD ≈ Ibit × N
其中，Ibit是每个输出位的平均电流，N是输出比特数（AD9265为16位数据输出加1位DCO输出）。
在满标度方波输入、采样频率为fCLK/2（即奈奎斯特频率）时，输出位在每个时钟周期发生切换，此时功耗达到峰值。实际应用中，DRVDD电流由输出位的平均切换次数决定，这一值受采样率和模拟输入信号特征的影响。
为降低数字功耗，建议减少输出驱动器的电容负载。测试数据表明，在5 pF负载下，使用70 MHz的模拟输入信号，可获得较为典型的功耗表现。
通过将PDWN引脚置高或通过SPI接口控制，AD9265可进入断电模式。在此模式下，ADC功耗通常低于0.05 mW，输出驱动器处于高阻抗状态。要退出断电模式，需将PDWN引脚置低。
断电模式通过关闭参考电压、参考缓冲器、偏置网络及时钟电路实现低功耗。进入此模式时，内部电容器放电，恢复正常运行前需重新充电。
使用SPI端口时，用户可选择进入断电模式或待机模式。待机模式允许保留参考电路供电，从而实现更快速的唤醒响应。此外，用户还可通过外部PDWN引脚控制设备进入不同模式。
数字输出配置
AD9265的输出驱动器支持1.8 V CMOS逻辑标准，并可通过设置DRVDD电压为1.8 V，以兼容LVDS输出模式。默认模式为CMOS输出，但也可通过将LVDS引脚置高或使用SPI命令切换至LVDS模式。
在CMOS模式下，驱动器设计用于支持多种逻辑负载，但大电流可能引发电源波动，影响转换器性能。对于需要驱动高容性或高扇出负载的应用，建议添加外部缓冲器或锁存器。
LVDS模式支持两种驱动电平配置：标准LVDS与减幅LVDS。选择减幅模式有助于降低 DRVDD 电流和整体功耗。用户可通过设置LVDS_RS引脚或通过SPI命令启用该模式。
通过SCLK/DFS与DFS引脚，用户可在外部引脚模式下选择输出数据格式，包括偏移二进制或补码格式。当使用SPI进行配置时，支持偏移二进制、二进制补码或格雷码等更多格式选项，详见AN-877应用文档。
数字输出使能（OEB）
AD9265支持数字输出引脚的三态控制功能，可通过OEB引脚或SPI接口实现。当OEB为低电平时，输出驱动器和DCO信号被启用；OEB为高电平时，输出进入高阻状态。
此功能不适用于高速数据总线访问。注意，OEB信号电压不应超过DRVDD电源电压。使用SPI配置时，可通过寄存器0x14中的输出启用位灵活控制输出数据和DCO引脚。
时序特性
AD9265在数据输出路径中引入了流水线延迟，通常为12个时钟周期（LVDS模式下为12.5周期）。数据在时钟上升沿之后一个传播延迟（tPD）内可供采样。
为确保最佳动态性能，应尽量缩短输出数据线长度并降低负载。在时钟频率低于10 MSPS时，动态性能可能会显著下降，AD9265最低推荐采样率为10 MSPS。
数据时钟输出（DCO）
AD9265在CMOS模式下提供单路DCO输出，LVDS模式下则提供差分输出。在CMOS模式中，输出数据在DCO上升沿有效，除非通过SPI修改了DCO极性。
在LVDS模式下，数据以双倍数据速率（DDR）输出，偶数位在DCO上升沿转换，奇数位在下降沿转换。详细时序见图4。
图4：LVDS（DDR）和CMOS输出模式数据输出时序
内置自检（BIST）与输出测试
AD9265集成BIST功能，用于验证数字数据路径的完整性。启用BIST后，测试序列从内部伪随机噪声（PN）源开始，穿越ADC数字路径，持续512个周期后停止。测试结果存储在寄存器0x24和0x25中。
在测试过程中，输出信号保持连接，因此可以实时监测PN序列。测试序列可从当前状态继续，也可在寄存器0x0E中设置复位位以重新开始。
输出测试模式允许在无模拟输入的情况下，输出已知的测试数据，便于板级调试和信号完整性分析。PN序列可通过寄存器0x0D中相关位控制其初始化值。更多细节请参考AN-877应用说明。
串行端口接口（SPI）
AD9265通过SPI接口提供丰富的配置选项，使用户可根据具体应用需求对设备进行灵活编程。寄存器地址可通过串口读写，内存以字节为单位划分，支持字段级别的访问。
SPI由三个主要引脚组成：SCLK/DFS（串行时钟）、SDIO/DCS（串行数据输入/输出）和CSB（片选）。SCLK用于同步数据传输，SDIO用于数据交换，CSB为低电平时启动读写操作。
CSB下降沿与SCLK上升沿配合定义帧起始。串行时序示例见图5。
CSB引脚支持流模式（连续低电平），允许无间断数据传输。字节间保持高位可用于延时控制。通电时若CSB为高，SPI接口进入高阻状态。
在指令阶段，传输16位指令，后随数据传输，其长度由W0和W1位决定。所有数据为8位字节，第一个字节的最高位指示操作类型（读/写）。
SDIO引脚在指令阶段为输入，在回读阶段为输出，支持MSB或LSB优先模式。默认为MSB优先，可通过寄存器配置切换。
AD9265提供独立的SPI电源引脚（SVDD），允许在1.8 V至3.3 V范围内运行，无需电平转换。若不使用SPI，SVDD可连接至DRVDD。
该接口兼容FPGA或微控制器控制。若需在转换器全动态性能期间使用SPI，需注意信号异步可能引入的噪声干扰。建议在非关键采样期间操作SPI，或在总线与ADC间加入缓冲。
硬件接口与配置
当未使用SPI时，SCLK/DFS和SDIO/DCS引脚可作为CMOS控制信号。通电后默认进入静态控制模式，CSB连接至AVDD以禁用SPI。
OEB、DITHER、LVDS、LVDS_RS和PDWN等引脚在外部和SPI模式下均有效，具体行为由引脚电平或寄存器设置决定。
应用设计建议
电源与接地
建议使用两个独立的1.8 V电源：一个用于模拟部分（AVDD），一个用于数字输出（DRVDD）。电源入口处应布置低、高频去耦电容，尽量靠近引脚以减少走线影响。
PCB建议使用单一接地层，并通过合理分区和去耦实现最佳电气性能。
LVDS配置
启用LVDS模式可通过将引脚44连接至AVDD或通过SPI配置。若需CMOS模式，应将该引脚连接至AGND。
热设计
建议将ADC底部的裸露焊盘连接至AGND，以提高散热效率。PCB应采用连续铜层，并通过多个过孔增强热传导。过孔可用非导电环氧填充。
其他设计注意事项
差分变压器耦合配置中，VCM引脚应接0.1μF电容接地。
RBIAS引脚需接10 kΩ电阻至地，且容差应小于1%。
VREF引脚应并联使用0.1μF与1.0μF低ESR陶瓷电容，以实现稳定的参考电压。
在关键采样期间，应避免激活SPI接口，以防止异步信号引入噪声。
图5：串口接口时序图
图6：差动变压器耦合配置