当摩尔定律微缩之路逐渐走到物理极限，先进封装成为后摩尔时代算力升级的核心突破口。台积电自研注册商标「3D Fabric™」，搭建起覆盖移动终端、5G、AI、HPC 全场景的完整异构集成平台。从 iPhone 的轻薄机身，到英伟达 AI GPU 的超大算力，再到下一代玻璃面板封装革命，全部依托这套技术体系。今天我们一次性拆解 InFO、CoWoS、SoIC 三大核心技术，以及面向未来的 CoPoS 玻璃面板方案，读懂台积电先进封装的护城河。
一、什么是台积电 3D Fabric？三大技术分支全覆盖
台积电将所有先进封装统一命名为3D Fabric™并注册商标 TM，整套平台分为三大核心技术路线，分别对应 2D 扇出、2.5D 中介层、纯 3D 无凸点堆叠三大场景：
InFO（集成扇出）：2D/2D + 封装，主打手机、5G 射频、入门级 AI；2016 年量产
CoWoS（晶圆基板芯片）：2.5D 封装，高端 AI、服务器、HPC 算力芯片刚需；2012 年量产
SoIC（集成片上系统）：真 3D 无凸点堆叠，超高互连密度，面向下一代移动、穿戴、高端 AI；2020 年量产
三者定位清晰、互相补充：移动终端靠 InFO 实现轻薄；AI 大算力依赖 CoWoS 实现逻辑 + HBM 高密度集成；未来超高密度芯片堆叠交给 SoIC 混合键合。在此基础上，台积电进一步推出面板级封装 CoPoS，完成从圆形硅晶圆到方形玻璃面板的技术迭代。
二、InFO：撑起苹果 iPhone 的黑科技，移动设备专属封装方案
1. 技术本质
InFO 全称 Integrated Fan-out 集成扇出，基于 FOWLP 晶圆级扇出工艺，属于2D + 封装，不靠硅中介层，依靠高密度 RDL 重布线层完成多芯片互连。
分为两大主力架构：
InFO-PoP：堆叠式封装，逻辑芯片 + DRAM 上下堆叠，就是 iPhone 轻薄机身的关键
InFO-oS：基板级扇出，多颗逻辑芯片并排集成，面向 5G 网络、边缘 AI
2. 为什么 iPhone 离不开 InFO？
苹果 A11 芯片起全面采用 InFO_PoP，对比传统 FC_PoP 封装有两大碾压优势：
更薄体积：省去有机基板与 C4 凸块，封装厚度大幅缩减，省下机身空间给电池；
电气、散热性能更强：RDL 高密度布线缩短芯片互连距离，降低信号损耗与发热。
3. 拓展衍生版本
台积电基于 InFO 延伸出多条细分工艺，覆盖更多场景：
InFO-3D/3DMS：移动设备芯片垂直堆叠；
InFO-2.5D：面向 HPC 小芯片（Chiplet）集成；
InFO-MS：HBM 内存直嵌扇出封装，平衡算力与成本；
InFO_SoW：整片晶圆级系统集成，用于超大尺寸终端设备。
三、CoWoS：AI 算力基石，英伟达、谷歌 TPU 的 “刚需底座”
如果说 InFO 是手机的封装答案，CoWoS 就是当前高端 AI 芯片不可替代的 2.5D 解决方案。英伟达 Blackwell、AMD MI 系列、谷歌 TPU 全部采用该工艺，核心作用是把多颗 GPU 逻辑芯片、HBM 高带宽内存集成在同一封装内，实现万亿级晶体管协同运算。
CoWoS 三大分支：S/R/L 分别适配不同算力需求
1、CoWoS-S（硅中介层方案）
采用整块硅中介层 + TSV 硅通孔，互连密度天花板最高，内置深沟槽电容，信号完整性拉满，适配超大 HBM 堆叠；最大支持 3.3 倍掩模版尺寸（约 2700mm²）。 痛点：中介层尺寸越大，晶圆制造良率断崖式下跌，成本居高不下。
2、CoWoS-R（RDL 重布线中介层）
放弃整块硅片，改用聚合物 + 铜布线 RDL 做中介层，柔性更好，热膨胀系数（CTE）和基板匹配，大幅降低大面积封装翘曲、断裂风险；支持超 3.3 倍掩模尺寸，适合多芯片低成本集成。
3、CoWoS-L（局部硅互连 LSI 方案，当前最优解）
行业公认 CoWoS 下一代主力工艺，核心创新：用小块硅桥（LSI）替代整片硅中介层。
布线密集区域：小块硅桥提供 0.4μm 超细铜线互连，继承 CoWoS-S 高性能；
布线宽松区域：低成本 RDL 有机层互连；
可嵌入 IPD 集成无源器件，电源、信号性能双重提升；
完美解决大尺寸硅中介层良率暴跌问题，单晶圆可产出更多封装单元，大幅摊薄 AI 芯片制造成本。
四、SoIC：真正的 3D 无凸点堆叠，下一代芯片集成终极形态
InFO 是 2D、CoWoS 是 2.5D，SoIC 才是台积电定义的纯 3D 堆叠技术，全称 System-on-Integrated-Chips，核心突破是无凸点（Bumpless）铜铜混合键合。
1. 核心颠覆性优势
传统封装依靠锡凸块、微凸块连接芯片，最小间距 20μm，每平方毫米仅数千 I/O； SoIC 直接抛光铜焊盘，晶圆 / 芯片贴合后退火实现 Cu-Cu 金属键合（以及介质层间的共价键和），键合间距仅 10μm，互连密度提升 1000 倍以上，每平方毫米可达百万 I/O，芯片间延迟、功耗断崖式下降。
2. 两种工艺形态，按需选择
CoW（Chip-on-Wafer，芯片贴晶圆）
先筛选合格裸片 KGD，再贴到基底晶圆键合；适合大尺寸、低良率芯片，避免整片晶圆报废，但也相应增加了封装工艺难度。
WoW（Wafer-on-Wafer，晶圆对晶圆键合）
整片晶圆直接贴合堆叠，工艺更简单、成本更低；仅适配高良率、小尺寸芯片场景。
3. 完整五步制程
CMP 化学机械抛光：将芯片铜焊盘打磨至原子级平整；
表面活化处理：激活介质层界面键合能力；
芯片 / 晶圆贴合：介质层预键合；
应力释放：预键合后进行芯片/晶圆间的应力释放，提高退火后的键合良率（屹立芯创 SRS创新方案）；
高温退火：完成铜-铜与介质层-介质层的永久键合。
4. 适用场景
5G 射频终端、可穿戴设备、移动端 AI、未来超高密度 Chiplet 堆叠，是 3D 堆叠技术的长期演进方向。
五、从圆形到方形：CoPoS 玻璃面板封装，下一代 CoWoS 升级版
随着 AI 芯片集成芯片数量越来越多，12 英寸圆形晶圆面积利用率仅 45%-65%，尺寸上限被掩模版锁死，台积电推出CoPoS（Chip-on-Panel-on-Substrate）面板级封装，完成从「硅晶圆」到「玻璃面板」的产业跃迁。
1. CoPoS 核心革新点
载体更换：用方形大尺寸玻璃面板替代圆形硅中介层，主流尺寸 310×310mm，未来拓展至 750mm 级别；面积利用率提升至 80%-95%，单批次封装产能翻倍。
互连工艺升级：以 TGV 玻璃通孔替代 TSV 硅通孔，深宽比可达 50:1（TSV 仅 10:1），高频信号损耗更低，CTE 热膨胀系数和硅高度匹配，大幅缓解大封装翘曲。
成本优势：玻璃原材料远便宜硅片，业内测算整体封装成本可下降 10%-30%。
2. 量产时间与客户规划
2026 年：台积电搭建首条 CoPoS 实验产线；
2028-2029 年：正式大规模量产；
首发核心客户：NVIDIA 高端 AI 算力芯片，后续覆盖 AMD、博通等 HPC 厂商。
也有业界一些专家分析，台积电采用的CoPoS方案并非将Panel直接作为Interposer，而只是作为中间站点FO工艺的临时载板（提高芯片的利用率，再将PKG贴装于Interposer上），Panel最终并不会出现上产品上。
六、技术路线总结：一张表分清 3D Fabric 全家族
七、行业思考：先进封装为何成为半导体新战场
制程微缩瓶颈显现：3nm、2nm 制造成本指数级上涨，通过封装把不同工艺节点芯片拼接，性价比远高于单片先进制程；
AI 算力催生超大集成需求：单颗 GPU 需要搭配多颗 HBM 内存，传统封装无法满足万级 I/O 高密度互连，CoWoS/CoPoS 成为算力扩张刚需；
异构集成是长期趋势：计算、存储、射频、光模块分开制造，再通过先进封装整合，是全行业公认技术路线。
台积电凭借完整 3D Fabric 技术矩阵，牢牢占据全球先进封装龙头；而玻璃面板 CoPoS 的落地，将再次拉开代差，定义未来 5 年高端 AI 芯片封装标准。
结尾
从手机轻薄体验，到数据中心万亿级算力，看不见的先进封装正在决定芯片性能的天花板。InFO、CoWoS、SoIC、CoPoS 共同构成台积电的技术护城河，在后摩尔时代，封装不再只是后端配套工艺，而是芯片系统设计的核心一环。后续我们将持续跟踪 CoPoS 量产进度、SoIC 混合键合商业化落地，拆解更多先进封装产业细节。
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