DS92LV1023与DS92LV1224：适用于40至66 MHz的10位总线LVDS串行器与解串器芯片组
在现代高速数据传输系统中，DS92LV1023与DS92LV1224组成了一组高性能的总线LVDS串行器与解串器。该芯片组专为支持40至66 MHz频率范围下的数据通信而设计，具备多方面的技术优势。
核心特性
- 支持从锁相环锁定状态向随机数据模式的时钟恢复机制。
- 每个数据周期确保稳定的数据传输。
- 芯片组（串行器与解串器）在66 MHz下的典型功耗低于500 mW。
- 采用单差分对结构，有效消除多通道时钟偏斜。
- 采用直通引脚设计，简化PCB布局。
- 支持最高660 Mbps的LVDS数据速率（在66 MHz时钟频率下）。
- 集成10位并行接口，可传输1字节数据及2位控制信号。
- 支持同步模式及锁定状态指示。
- 时钟边缘触发方式可编程配置。
- 断电模式下，接收器输入端呈现高阻抗。
- LVDS串行输出额定负载为27。
- 采用紧凑型28引脚SSOP封装。
概述
DS92LV1023将10位宽的LVCMOS/LVTTL并行数据总线转换为包含嵌入式时钟的高速单线LVDS串行数据流，而DS92LV1224则将该串行数据流还原为10位并行数据总线，并同步恢复时钟信号。芯片组通过背板或电缆进行数据传输，其单差分对结构减少了布线复杂度，同时通过减少所需电缆、布线及连接器尺寸，显著降低了系统成本。
由于串行化传输中同时嵌入了时钟和数据位，因此消除了传统并行传输中常见的时钟到数据及数据间偏斜问题。此外，器件支持断电控制功能，可在设备闲置时降低功耗。在串行器上电后，用户可选择启动同步模式或允许解串器在锁定随机数据后进行同步操作。同步模式确保解串器在指定锁定时间内完成信号同步，并保证每12位周期在总线上完成一次有效数据转换。
功能描述
DS92LV1023与DS92LV1224构成了一对专为40至66 MHz时钟频率设计的10位总线LVDS串行器与解串器组合。该芯片组不仅支持差分背板传输，还可应用于非屏蔽双绞线（UTP）电缆。
芯片组支持三种主要工作状态：初始化、数据传输与重新同步，以及两种非活动状态：断电和三态模式。以下内容将依次对每种状态进行说明。
初始化流程
在数据传输开始前，串行器与解串器必须完成初始化操作。初始化过程包括将串行器与解串器的锁相环（PLL）同步至本地时钟，该时钟可由相同或独立的时钟源提供。
当电源电压VCC加至串行器或解串器时，输出进入三态状态，内部电路被禁用。当VCC达到2.5 V的VCCOK阈值后，锁相环开始锁定本地时钟。串行器的本地时钟来自源ASIC或其它设备提供的TCLK；解串器则需向REFCLK引脚提供本地参考时钟。
当串行器的PLL锁定至TCLK后，其输出保持三态状态，等待SYNC1与SYNC2引脚的控制信号或数据流启动数据传输。串行器在同步模式下发送由六个1与六个0组成的固定模式，该模式以输入时钟速率切换。
值得注意的是，当解串器的PLL锁定至输入数据流或同步模式时，LOCK信号输出将保持高电平。
解串器的PLL需与串行器完成同步，以确保初始化成功。解串器可锁定非重复数据模式，但使用同步模式能显著缩短锁定时间。
用户可根据具体应用需求对SYNC1与SYNC2引脚进行控制。一种常用方法是通过LOCK引脚建立反馈回路。无论采用何种方式，当两个SYNC输入均保持低电平时，串行器将停止发送同步模式。
当解串器检测到总线LVDS输入边沿变化时，将尝试锁定至嵌入的时钟信息。一旦成功锁定，LOCK信号输出变为低电平，此时解串器输出反映传入的总线LVDS数据。
数据传输过程
初始化完成后，串行器从DIN0–DIN9输入端接收10位数据。TCLK输入用于锁存数据，TCLK_R/F引脚控制串行器选择上升沿或下降沿作为数据时钟的采样边沿。
在确定边沿后，内部电路将起始位（始终为高）和停止位（始终为低）添加至数据位，以实现数据帧的界定。
串行器以12倍于TCLK频率的速度（即TCLK×12）将数据与时钟信息通过DO±输出端进行串行传输。例如，当TCLK为66 MHz时，串行速率可达792 Mbps。由于数据位仅占10位，因此有效载荷速率等于TCLK的10倍，即660 Mbps。
串行输出可驱动点对点连接或有限的多点/多分支背板应用。当DEN为高电平、PWRDN为高电平且两个SYNC输入为低电平时，输出端发送数据。若DEN被拉低，串行器输出将进入三态状态。
当解串器成功锁定串行器信号后，LOCK信号输出为低电平，表明解串器已恢复数据。否则，ROUT0–ROUT9输出无效。
ROUT0–ROUT9引脚以RCLK为参考时钟，其边沿极性由RCLK_R/F控制。在66 MHz时钟频率下，这些输出最多可驱动三个CMOS输入门，总负载为15 pF。
重新同步机制
当解串器的PLL锁定至串行器发送的时钟边沿时，LOCK信号输出为低电平。若解串器失去同步，LOCK信号将变高，同时输出（包括RCLK）进入三态状态。
系统可对LOCK信号进行监控，以检测同步丢失事件。一旦检测到丢失，系统可向串行器的SYNC1或SYNC2引脚发送脉冲，以尝试重新同步。推荐方案之一是利用LOCK信号建立反馈环路，控制串行器的同步请求。
在多点应用中，双SYNC引脚提供了额外的控制能力。当系统对锁定时间有严格要求时，发送同步模式可加快同步过程。
随机锁定与初始化
上述初始化与重新同步方法为建立串行器与解串器连接的最快方式。此外，DS92LV1224也可在不依赖串行器发送特殊同步模式的情况下对数据流进行锁定，适用于开环应用。
该特性使得DS92LV1224能够在热插拔环境中运行，即设备可在背板运行期间安全插入并同步。在开环或热插拔模式中，由于数据流具有随机性，锁定时间将受到数据模式和初始时钟相位的影响。
若数据流中存在重复性模式，解串器可能会误将数据识别为时钟信号，导致“假锁定”状态。该现象被称为重复多跃迁（RMT）。当多个时钟周期中出现多个低-高跃迁，或当相邻位中出现0-1跃迁时，可能发生此情况。
DS92LV1224内部设有假锁定检测电路，用于识别潜在的错误锁定状态。该电路通过检测多个可能的时钟位位置，确保仅在数据模式变化后才允许输出有效锁定信号。
电源管理与三态控制
当系统未进行数据传输时，可启用Powerdown模式，以降低功耗。在该模式下，锁相环停止运行，输出进入三态状态，电源电流降至毫安级别。
当PWRDN和REN引脚被拉低时，解串器进入低功耗休眠模式；当PWRDN引脚为低电平时，串行器同样进入Powerdown状态。要退出Powerdown模式，只需将PWRDN引脚设为高电平，并重新进行初始化与同步。
当DEN引脚被拉低时，串行器输出进入三态状态。当DEN为高电平时，只要其他控制引脚保持稳定，串行器将恢复至之前工作状态。
当REN引脚为低电平时，解串器输出（包括ROUT0–ROUT9与RCLK）进入三态状态。但LOCK信号仍反映锁相环状态。
图1. 在总线LVDS串行输出中观察到的RMT模式。
锁定时间参考
锁定时间受数据模式起始点等因素影响，因此在不同条件下可能有所变化。表1列出了特定条件下的典型锁定时间参考。
1) 锁定时间差异源于数据模式中多个起始点的差异。