DS92LV1023与DS92LV1224：40-66 MHz 10位总线LVDS串行器与解串器芯片组
作为专为高速差分数据传输设计的10位总线LVDS串行器与解串器组合，DS92LV1023与DS92LV1224支持40至66 MHz的工作频率，适用于背板或非屏蔽双绞线（UTP）电缆等应用场景。该芯片组通过单差分对实现数据传输，有效减少信号偏斜，优化系统布局并降低成本。
核心特性
- 支持从锁相环（PLL）锁定到随机数据模式的时钟恢复机制
- 每个传输周期确保稳定的数据过渡
- 典型功耗低于500 mW（在66 MHz时）
- 通过单差分对消除多通道信号偏斜
- 直通引脚设计简化PCB布线
- 串行速率可达660 Mbps（66 MHz时）
- 10位并行接口支持传输1字节数据及2位控制信号
- 同步模式与锁定状态指示
- 时钟边缘可编程触发
- 断电时接收端自动进入高阻抗状态
- 总线LVDS输出支持27Ω负载
- 采用28引脚SSOP封装，空间紧凑
工作原理
DS92LV1023将10位并行LVCMOS/LVTTL输入数据转换为带有嵌入式时钟的高速单总线LVDS串行数据流。DS92LV1224作为解串器，则将该数据流还原为10位并行格式，并恢复原始时钟信号。通过单一差分通道，系统设计得以简化，同时减少了所需的连接器和布线数量，进一步提升了成本效益。
在串行器上电过程中，用户可选择启用同步模式或允许解串器基于随机数据自动同步。同步模式能确保解串器在预定义时间内完成信号锁定，从而提高数据传输的稳定性。
操作模式
芯片组支持多种操作模式，包括初始化、数据传输、重新同步，以及非活动状态下的断电和三态模式。
初始化
在数据传输开始前，串行器与解串器需完成初始化过程，以确保锁相环（PLL）与本地时钟同步。初始化期间，系统会对时钟源进行校准，使解串器能够正确恢复数据流。
当电源电压达到2.5V（VCCOK）时，PLL开始锁定本地时钟。串行器使用TCLK作为本地时钟输入，而解串器则依赖REFCLK引脚提供的时钟参考。
在锁定完成后，串行器可根据SYNC1和SYNC2引脚的状态选择发送数据或进入同步模式。同步模式由12位长度的六1六0序列构成，用以辅助解串器快速建立同步。
数据传输
数据传输阶段，串行器接收DIN0–DIN9的并行数据，并在TCLK输入下进行锁存。TCLK_R/F引脚用于指定数据采样边沿，确保数据与时钟正确对齐。
为提高数据完整性，串行器在数据流中插入起始位（高电平）与停止位（低电平），作为嵌入式时钟位。在66 MHz时钟频率下，串行总速率为792 Mbps，有效载荷速率为660 Mbps。
解串器在成功同步后，将恢复数据与时钟，并通过LOCK引脚输出低电平信号表示解码状态。解串器的输出引脚（ROUT0–ROUT9）通过RCLK作为数据参考，由RCLK_R/F控制边沿极性。
重新同步
当解串器失去同步，LOCK引脚将转为高电平，输出进入三态。系统可通过检测该信号触发重新同步流程。建议方法之一是将LOCK引脚反馈至串行器的SYNC1或SYNC2输入端，以重新建立同步。
随机锁与热插拔支持
DS92LV1224可在无需发送特殊同步模式的情况下，对随机数据流实现自动同步，适用于开环或热插拔场景。然而，锁定时间将根据数据流特性有所变化。在某些情况下，解串器可能误将重复跃迁数据识别为时钟，这种现象称为“假锁定”。
为此，芯片组内置检测电路，可在识别到重复多跃迁（RMT）模式时阻止锁定，直到数据发生变化，从而提高系统鲁棒性。RMT主要影响DIN0–DIN8位，DIN9则不受影响。
图1. 总线LVDS串行输出上观察到的RMT模式
断电与三态模式
在无数据传输需求时，芯片组可通过Powerdown状态进入低功耗模式。串行器与解串器的PLL在此状态下停止运行，输出进入三态，并显著降低功耗。
三态模式下，DEN（串行器）或REN（解串器）引脚拉低，将输出引脚设置为高阻抗状态。该模式可用于系统维护或设备切换。
应用优势
DS92LV1023与DS92LV1224芯片组凭借其紧凑封装、低功耗、高传输速率及支持热插拔的特性，广泛适用于工业自动化、通信设备及高速数据采集系统等场景。其集成化设计与灵活的控制逻辑，使其在多通道高速差分传输系统中表现出色。