DS92LV1023与DS92LV1224：40-66 MHz 10位总线LVDS串行器与解串器芯片组
在高速数据传输领域，DS92LV1023和DS92LV1224组成了一对专为40至66 MHz频率范围优化的总线LVDS串行化/反串行化芯片组。该组合实现了从并行接口到串行LVDS信号的高效转换，适用于多通道数据同步传输场景。
关键特性
- 支持从锁相环（PLL）锁定到随机数据模式下的时钟恢复
- 每个数据周期保证稳定过渡，确保传输可靠性
- 芯片组总功耗低于500 mW（典型值），运行频率达66 MHz
- 采用单差分对设计，有效减少通道间偏斜
- 直通引脚设计简化PCB布局流程
- 支持660 Mbps数据速率，在66 MHz时钟频率下实现高速传输
- 10位并行接口可传输1字节数据及2位控制信号
- 具备同步模式及锁定状态指示功能
- 时钟引脚支持可编程边缘触发
- 断电状态下，接收器输入呈高阻抗状态
- 总线LVDS输出支持27Ω标准负载
- 采用28引脚SSOP封装，具备紧凑结构优势
工作原理概述
DS92LV1023作为串行器，将10位宽的LVCMOS/LVTTL并行数据总线转换为包含嵌入式时钟的高速LVDS串行流。而DS92LV1224作为解串器，负责接收该LVDS信号并还原为10位并行数据，同时恢复原始时钟信息。这一组合通过背板或UTP电缆完成数据传输。
由于采用单差分对路径设计，不仅减少了布线复杂性，也显著降低了连接器及线路成本。此外，嵌入式时钟的串行传输方式消除了时钟与数据之间的偏斜问题，提升了系统稳定性。
在断电模式下，供电电流被有效抑制，从而降低了系统整体功耗。用户可根据应用需求，在上电时选择启用同步模式，或允许解串器自动同步至随机数据信号。
功能描述
该芯片组在40至66 MHz时钟频率下支持差分背板及非屏蔽双绞线（UTP）数据传输。其操作状态包括初始化、数据传输、重新同步，以及断电与三态两种非活动状态。
初始化过程
在开始数据传输前，需对两个器件进行初始化，以确保串行器与解串器的锁相环（PLL）同步。
当VCC电压达到2.5 V（VCCOK）后，串行器的PLL开始与本地时钟（TCLK）对齐。解串器则需通过REFCLK引脚接收参考时钟。
一旦PLL锁定成功，串行器可根据SYNC1和SYNC2引脚的状态发送数据或同步模式。同步模式由六个1与六个0交替组成，以TCLK速率切换。
当解串器锁定输入信号后，其LOCK输出维持低电平，表示数据可恢复。
数据传输阶段
初始化完成后，串行器开始从DIN0–DIN9接收数据。数据锁存由TCLK信号控制，其边沿选择由TCLK_R/F引脚定义。
数据传输采用10+2位格式，其中起始位始终为高电平，停止位为低电平，共同构成时钟嵌入结构。串行速率是TCLK的12倍，而有效载荷速率为10倍。
当DEN为高且PWRDN为低时，串行器输出处于激活状态。若DEN被拉低，则输出进入三态。
解串器在锁定后，使用恢复的时钟对数据进行解码。数据输出（ROUT0–ROUT9）通过RCLK引脚同步，其边沿由RCLK_R/F控制。
重新同步机制
当解串器检测到信号丢失，LOCK引脚变为高电平，并进入三态状态。此时，系统可通过发送同步脉冲至串行器的SYNC1或SYNC2引脚，重新建立连接。
一种推荐方式是通过LOCK引脚建立反馈环路，实现自动同步。在多点系统中，双SYNC输入可提供更灵活的控制。
随机锁定与热插拔支持
DS92LV1224具备无需串行器发送同步模式即可锁定数据流的能力，适用于“开环”系统及热插拔应用。
在数据流随机的情况下，锁定时间取决于初始相位关系及数据模式特性。因此，锁定时间可能有所浮动。
当检测到重复性跃迁模式（RMT）时，解串器会自动识别并防止错误锁定，从而确保数据恢复的准确性。
电源管理与三态控制
在无数据传输时，芯片组可进入Powerdown模式以降低功耗。串行器与解串器分别通过PWRDN引脚控制进入与退出此模式。
当DEN引脚为低时，串行器输出进入三态，而REN为低则导致解串器输出三态。LOCK信号在三态下仍保持有效，反映PLL状态。
表1列出了在不同条件下，解串器的典型随机锁定时间，为系统设计提供参考。
图形展示
图1展示了在总线LVDS串行输出上观察到的重复多跃迁（RMT）模式，有助于理解系统对特殊数据模式的响应机制。