三星启动第七代HBM4E基底芯粒后段设计流程
据韩国媒体Thelec于1月23日披露，三星电子已完成其第七代高带宽内存（HBM4E）基底芯粒（base die）的前端设计，并正式迈入后端实体设计阶段，标志着该产品距离晶圆投片更进一步。
在芯片设计流程中，后端设计涉及逻辑设计完成后，对实体电路进行布局与布线的关键步骤。完成后，相关设计数据将移交至晶圆代工厂，开展投片准备工作并进入实际生产环节。据消息显示，HBM4E的制造或将采用三星自有的2nm制程。
作为HBM模块中的底层组件，基底芯粒承担着管理堆叠式DRAM的数据读写速率、错误校正以及信号稳定性的核心任务，是影响整体性能与可靠性的关键结构。随着AI与数据中心对高性能内存需求的持续增长，基底芯粒已从单纯的控制单元演变为集成更多逻辑功能的复杂组件，以满足多样化系统架构需求。为此，自HBM4E起，三星与SK海力士均计划采用基于逻辑制程的基底芯粒方案，以提供更贴近客户定制需求的HBM产品。
据行业消息，三星近期已调整HBM产品开发路线图，要求供应链合作伙伴在3月前提交相关供应计划。这份新蓝图涵盖了HBM4、HBM4E及HBM5的开发与量产时间表，体现出三星正加快HBM产品商业化进程，同时提升定制化比重。
业内分析指出，在HBM4及更早版本中，产品仍偏向标准化设计。而从HBM4E开始，产品将更加依赖客户需求进行定制化开发，基底芯粒的逻辑设计能力及代工厂的协同配合，将成为企业竞争的核心要素之一。
目前，三星正在优化HBM4E基底芯粒的EDA工具环境。负责I/O设计的副总裁Daihyun Lim是一位专精内存接口电路设计的资深工程师，2023年加入三星，此前曾任职于IBM与GlobalFoundries。
据内部人士透露，HBM4E的定制化基底芯粒由1c DRAM制程下HBM4的原有团队主导开发，未来该团队还将负责HBM5的基底芯粒设计。
自HBM4起，三星已采用双轨研发机制，分别负责标准型HBM和定制化HBM的开发。其中，定制化团队主要面向谷歌、Meta、英伟达等大型AI客户，团队规模近期也有所扩张。按照计划，HBM4E预计将在2027年实现量产，而HBM5则定于2029年推出。