LM3485：迟滞PFET降压控制器的技术解析
LM3485是一款高效的迟滞PFET降压控制器，以其低待机电流和卓越的性能管理能力而著称。该控制器适用于便携设备、无线传感节点、工业控制平台等对电源稳定性与效率有高要求的应用场景。其设计强调了外围元件的简化配置，降低了系统复杂度。
核心控制机制
在LM3485的工作原理中，PFET（P沟道金属氧化物半导体场效应晶体管）作为主要的开关元件，实现了高效的降压转换功能。控制器采用迟滞调节策略，通过设定上下限阈值来调节输出电压，从而减少开关频率的波动，提升系统响应速度与运行稳定性。
控制器持续监测输出电压，并与内部参考电压进行比对。当输出电压低于设定下限值时，控制器导通PFET，使输入能量流向负载；当电压升至设定上限时，则关闭PFET，以防止过压情况发生，保障负载安全。
设计要点分析
迟滞控制虽然结构简洁，但其性能表现高度依赖于外部元器件的选择与配置。电感、输出电容、ESR（等效串联电阻）、输入电压（VIN）以及补偿电容（Cff）等参数都会影响工作频率和输出纹波。
电感器选型（L1）
电感的选型主要依据其感值和额定电流。由于LM3485具备宽频率响应能力，允许使用多种电感值。推荐采用National Semiconductor Simple Switchers®方案中的计算公式来估算电感纹波电流（Δi）：
Δi = (VIN - VOUT) × D × f / L
其中，D表示占空比，f为工作频率，VOUT为输出电压。电感的额定值应满足实际工作条件下的电流应力。电感值与纹波电流是影响工作频率的关键参数，其次是输出电容的ESR。
输出电容选型（COUT）
输出电容的ESR乘以电感纹波电流决定了输出电压纹波。然而，LM3485通过其内置的迟滞调节机制，提供了对输出纹波的初步控制。当电感固定时，若ESR增大，系统工作频率也随之提升；相反，低ESR则会导致频率降低。
在实际设计中，尽管陶瓷电容因其低ESR而被广泛采用，但其纹波电压特性可能导致相位偏移90度，从而引发输出电压纹波增加的问题。解决方法是在陶瓷电容上串联一个小阻值电阻，以提升对纹波的调节精度。此外，三洋的POS CAP、OS-CON，松下的SP CAP，以及Nichicon的“NA”系列电容，均为无需额外串联电阻即可使用的优选方案。
输入电容选型（CIN）
输入电容应配置在外部PFET的源极附近，以抑制输入侧的瞬态电压波动，并为PFET导通提供瞬态电流支持。其选型需关注额定电压与RMS电流。对于高压应用场景，建议使用低ESR电解电容，例如Nichicon的“UD”系列或Panasonic的“FK”系列。
输入电容的RMS电流计算公式为：
Irms = √(1/2 × f × L × (VIN² - VOUT²))
而其功耗则由下式得出：
PD = Irms² × ESR
若需处理较高RMS电流，可并联多个输入电容。在成本控制方面，并联多个电解电容往往比使用高性能单电容更具优势。
电流限制设置（RADJ）
电流限制通过在输入电压与ADJ引脚之间连接电阻（RADJ）实现。其关系式为：
RADJ = (VIN - VGS) / ICL_AJ × RDSON
其中，RDSON为PFET的导通电阻，ICL_AJ通常为5.5µA。
捕获二极管选型（D1）
二极管的关键参数包括峰值电流、反向电压以及平均功耗。平均电流计算公式如下：
IAV = (VIN - VOUT) × D × IOUT / VIN
为确保低损耗，通常推荐使用肖特基二极管。尤其在低电压应用中，低正向压降有助于提升效率。此外，在高温环境下，需特别关注反向漏电流问题，选择具备高耐压能力的器件。
PFET选型（Q1）
PFET的参数包括最大漏源电压（VDS）、导通电阻（RDSON）、额定电流及输入电容。当PFET处于关断状态时，其承受的电压为输入电压与二极管正向压降之和，因此VDS需提供足够的裕量。
在输入电压低于7V时，栅极驱动电压（PGATE）摆幅较低，需选择低阈值PFET以确保充分导通。同时，应基于电流需求和峰值电流能力，选择合适的FET封装与RDSON。
FET的一阶损耗计算公式为：
PLOSS ≈ (ton + toff) × I² × f × RDSON
其中，ton和toff分别为导通与关断时间，典型值在10ns至20ns之间。由于RDSON具有正温度系数，高温下其值可能增长150%，因此在宽温应用中，需根据温度特性重新校准RADJ。
建议将栅极电容控制在2000pF以下，以降低开关损耗及过渡时间。随着电容增加，工作频率应适当降低。
PCB布局要点
良好的PCB布局对于减少开关噪声和电磁干扰至关重要。建议采用粗短的电源走线，以降低阻抗。输入电容的接地端应尽可能靠近二极管阳极，以改善电流回流。
开关节点（连接二极管阴极、电感和FET漏极）应设计为短而直接的路径，以减少辐射干扰。使用接地平面在高电流路径下可提升系统稳定性。此外，FET的栅极引脚应靠近控制器的PGATE引脚，必要时可串联一个小电阻，以抑制高频振铃。
图示说明
- C1: CIN 22µF/35V EEJL1VD226R（松下）
- C2: COUT 100µF/6.3V 6TPC100M（三洋）
- C3: CADJ 1nF 陶瓷贴片电容
- C4: CFF 100pF 陶瓷贴片电容
- D1: 1A/40V MBRS140T3（安森美半导体）
- L1: 22µH QH66SN220M01L（村田）
- Q1: FDC5614P（费尔康）
- R1: 33K 电阻（贴片）
- R2: 20K 电阻（贴片）
- R3: 24K 电阻（贴片）