DS90UB953-Q1 用于 2.3MP/60fps 摄像头、雷达及其他传感器的 FPD-Link III 串行器详解
DS90UB953-Q1 是一款高性能串行器，专为满足高清视频传输和实时处理需求而设计。该器件适用于分辨率高达 2.3MP、帧率可达 60fps 的摄像头，以及雷达等各类传感器。它兼容 CSI-2 接口，采用 FPD-Link III 技术，最高支持 4.16 Gbps 的传输速率。其设计目标是实现高效、稳定的信号传输，确保数据完整性与可靠性，因此广泛应用于自动驾驶、无人机、工业监控等高端场景。
应用信息
DS90UB953-Q1 与配套解串器之间的通信包含两条独立数据路径。第一路径为前向通道，典型速率可达 4.16 Gbps，采用编码方式，占用 20 MHz 至 2.1 GHz 的频带范围。第二路径为反向通道，用于从解串器向串行器传输数据，其频率范围为 10 MHz 至 50 MHz。
为了保证这两条链路的正常运行，串行器和解串器之间的传输介质需维持 50 Ω 的特性阻抗。若阻抗偏移，信号将在端点反射，从而引发比特错误。
(1). 同轴电缆供电（PoC）
DS90UB953-Q1 支持通过同轴电缆实现远程传感器供电，即 PoC 技术。在该方案中，电源、高速视频数据以及双向控制与诊断信号共享同一条同轴通道。无源网络或滤波器被用于隔离 DC-DC 调节器与传输线路，确保信号完整性，如图 1 所示。
图1. PoC系统图
为保障 PoC 系统在特定频带内运行，建议 PoC 网络阻抗不低于 1 kΩ，以隔离调节器与传输线负载。更高的阻抗有助于改善前向通道的插入损耗与回波损耗性能。频带下限通常设定为反向通道频率 fBC 的二分之一，上限则为前向通道频率 fFC。在整个高速通道中，包括串行器、解串器 PCB 及电缆部分，系统需满足在最大电流负载和极端温度下的插入损耗与回波损耗要求。
1. 具体通道规格可参考 TI 提供的 FPD-Link 设备数据手册。
2. PoC 网络组件及走线对 PCB 损耗预算有直接影响。TI 推荐为每个 PCB 和电缆组件分配独立的损耗预算，同时满足总通道要求。
图 2 展示了适用于 4G FPD-Link III 的 PoC 网络示例，其中 DS90UB953-Q1 与 DS90UB954-Q1 或 DS90UB960-Q1 配合使用。反向信道速率为 50 Mbps，前向信道速率为 4.16 Gbps。只要满足回波损耗标准，其他 PoC 网络同样适用，且串解端板布局可有所不同。
图2. 4G FPD-Link III的典型PoC网络
表 1 总结了此示例 PoC 网络的基本元件参数。特别需要注意的是，铁氧体磁珠的阻抗特性可能随电流变化，因此建议通过网络的电流不超过 150 mA。
表1. 4G FPD-Link III PoC网络推荐组件
除组件选择外，其布局同样关键。
- 将小尺寸元件（如铁氧体磁珠、电感）尽可能靠近连接器布置，避免形成短截线。
- 采用最小焊盘，减少内层走线带来的阻抗降。
- 协调连接器制造商优化空间布局。若连接器与 IC 位于同一侧，建议将高速信号布线在另一侧，以降低通孔影响。
- 从 IC 引脚至交流耦合电容使用 100 Ω 差分线；从电容至连接器采用 50 Ω 单端走线。
- 在连接器处使用 49.9 Ω 电阻，终止反相信号。
表 2 列出了串解 PCB 走线（微带或带状线）的建议特性。在验证时需综合考虑 PoC 网络的影响。
表2. 单端PCB走线建议特性
串行器侧的 VPOC 波动主要由传感器瞬态电流、电缆电阻和 PoC 组件引入。建议提高 VPOC 并增加去耦电容（> 10 µF），以抑制波动幅度和上升速率。
(2). 详细设计流程
DS90UB953-Q1 的典型应用电路如下部分将围绕关键引脚设计提出建议。
①. CSI-2 接口
该器件的 CSI-2 输入符合 MIPI D-PHY v1.2 和 CSI-2 v1.3 标准。接口包括一个时钟和一至四条数据通道，均为差分信号。CSI-2 输入必须与兼容发射器直流耦合。
②. FPD-Link III 输入/输出
串行数据输出速率依工作模式而定。在同步模式下，参考时钟由解串器提供，最大速率达 4.16 Gbps。DOUT+ 和 DOUT- 需交流耦合。当连接至同轴电缆时，DOUT- 的耦合电容应约为 DOUT+ 的一半，并连接至 50 Ω 负载。
③. 内部稳压器旁路
该串行器包含三个需接地的内部稳压器：VDDD_CAP、VDDDRV_CAP、VDDPLL_CAP。TI 建议分别在每个引脚连接 10 µF、0.1 µF 和 0.01 µF 电容至地。其中 0.01 µF 的电容需尽量靠近引脚布置。
④. 环路滤波器去耦
LPF1 与 LPF2 引脚连接至内部 PLL 电路。LPF1 需连接 0.022 µF 电容至 VDD_PLL（引脚 11），所选电容需尽可能减小回路面积。LPF2 应连接 0.1 µF 电容至地。其中一个 PLL 提供串行化时钟，另一个用于 CSI-2 接收端口。噪声干扰会降低 PLL 性能，因此电容应靠近相应引脚布设，且回路面积最小。
(3). 应用曲线
蓝色波形的下降沿表示设备由 LP 模式切换至 HS 模式，约一个分度后的上升沿表明内部终端开启，设备准备接收 HS 数据。此为 CSI-2 数据转换过程，随后蓝色波形下降沿表示终端关闭。
图3. CSI-2 低功耗到高功耗模式转换
电源设计建议
该器件为不同功能模块提供独立的电源和接地引脚，用于隔离开关噪声。通常无需为 PCB 设计单独层。引脚配置说明中列明了各模块对应的供电引脚。在必要时，可通过外部滤波器为敏感电路（如 PLL）提供干净的供电。
①. 上电顺序
DS90UB953-Q1 的上电顺序如下：
图4. 电源排序
②. 系统初始化
在串解通信链路的初始化过程中，时序依赖于所选时钟模式。在同步模式下，串行器在提取回传时钟后重新锁定，无需本地晶振。初始化顺序详见“同步时钟模式初始化流程”。
图5. 初始化序列：同步时钟模式
为加快系统启动速度，建议在访问远程 I2C 设备前对 I2C 看门狗定时器进行加速设置（0x0A 设为 0x12），即使在传感器上电时出现噪声，也可加快远程访问响应。
③. 掉电（PDB）
串行器包含一个 PDB 控制引脚，用于启用或禁用器件。该引脚可由外部控制或通过 VDD（1.71 V ~ 1.89 V）触发。在所有电源稳定后，应将 PDB 拉高。若需拉低 PDB，至少保持 3 ms 低电平。若直接连接 VDD，应配以 10 kΩ 上拉电阻与 > 10 µF 地电容。
切换至低功耗模式将关闭设备并重置所有控制寄存器。上电后建议清空寄存器，确保 VDDDRV 上电前或与 VDDPLL 同步。
布局指南
FPD-Link III 器件的 PCB 设计必须确保电源馈入路径的低噪声。良好的布局策略包括将高频输入/输出信号分离，以减少杂散噪声、串扰及干扰。外部旁路建议使用低 ESR 的陶瓷电容，且需具有高质量介质。电容的额定电压应为工作电压的 2 倍以上。
TI 推荐使用 SMD 电容以减少寄生效应。在多个电容并用时，小电容应靠近供电引脚布置。建议在电源输入端配置 47 µF 至 100 µF 的大电容，以滤除低频噪声。TI 还建议直接连接电源/地引脚至电源/地层，并在电容两端添加过孔，以减少路径电感。
对于外部旁路电容，建议选用小型 X7R 贴片电容（如 0603 或 0402），以减少寄生电感。用户需注意电容的谐振频率，通常在 20~30 MHz 区间。为实现有效的旁路，通常需使用多个电容，以在关键频段内实现低阻抗。对于高频，TI 建议使用两个过孔连接电源/地引脚与平面，以降低高频阻抗。
部分设备为电路不同模块提供独立电源和地引脚，从而隔离噪声干扰。通常无需为 PCB 设置专用层。引脚说明表中通常列明各模块与供电引脚的对应关系。在特定情况下，可能需要使用外部滤波器，为 PLL 等敏感电路提供纯净电源。
建议采用至少四层 PCB，并包含专用接地层。将 CSI-2 信号与单端或差分 FPD-Link III RX 走线分离，可减少耦合干扰。对于同轴连接，推荐使用 50 Ω 单端阻抗；对于 STP 连接，建议使用 100 Ω 差分阻抗。紧密耦合的信号对有助于共模噪声抑制和降低辐射。
CSI-2 布线指南
- 布线时需确保 CSI0_D*P/N 对具有 100-Ω 差分阻抗（±20%）或 50-Ω 单端阻抗（±15%）。
- 远离其他高速信号。
- 差分对之间长度差不超过 5 mil。
- 长度匹配应尽量靠近非匹配区域。
- 时钟对与数据对之间的走线长度差异应小于 25 mil。
- 信号对之间间距至少为走线宽度的 3 倍。
- 尽量减少差分走线中的弯曲，若必须使用弯曲，左右弯曲数应尽量相等，且角度不小于 135°，以减少长度失配与 EMI。
- 所有差分对应布设在同一层，以确保阻抗一致性。
- 尽量减少过孔，建议不超过 2 个。
- 布线应尽量靠近接地层。
- 差分对不应跨越任何分割平面。