国产EDA助力智算产业自主发展，合见工软徐昀分享创新路径
11月23日，第二十二届中国国际半导体博览会（IC China 2025）在北京国家会议中心拉开帷幕，同期第七届全球IC企业家大会也同步举行。在上海合见工业软件集团有限公司（简称“合见工软”）总经理徐昀的主题演讲中，她以《赋能AI，国产EDA创新智算未来》为题，深入探讨了当前智算时代下国产集成电路的机遇与挑战，并展示了合见工软在智算产业中所提供的自主自研EDA及IP解决方案。
多级互联推动中国智算芯片进步
演讲中，徐昀聚焦于“中国智算的机遇和挑战”这一议题。她指出，随着大模型训练与推理、AI应用的爆发式增长，对智能算力的需求持续上升。根据IDC预测，中国智能算力（基于FP16计算）规模预计将在2020年至2027年间，由75EFLOPS跃升至1117.4EFLOPS。
这一趋势将显著推动智算基础设施产业链的扩展，带来广阔的市场前景。然而，中国智算芯片企业面临诸多挑战，包括制造工艺差距、先进封装材料、设计工具、算力芯片及高带宽内存（HBM）等方面的限制。
为突破算力瓶颈，国内企业普遍采用堆叠互联方式提升算力规模。芯片级堆叠包括Die-to-Die（D2D）和Chip-to-Chip（C2C）互联技术；系统级堆叠则涉及千卡互联与超节点方案。目前，构建大规模超节点智算系统被视为追赶并超越国际领先方案的重要路径。
从与北美芯片厂商的比较来看，尽管中国智算芯片在制程工艺上存在差距，单芯片算力仅为对方的30%，但在组网后的性能表现上实现了反超。384卡组网算力（FP16）达到300PFLOPS，是北美72卡组网方案的1.7倍；内存容量和带宽也分别超过北美方案3.6倍和2.1倍。
徐昀认为，这种性能跃升得益于多级互联技术的进步，未来中国芯需进一步提升互联能力，从Die-to-Die到Chip-to-Chip，再到多卡及超节点互联，全面支持多种协议。
合见工软提供智算互联解决方案
针对国内企业在先进工艺受限、组网设计复杂、良率提升困难等问题，合见工软推出了一站式解决方案，涵盖多工艺多协议IP支持、全链条验证、良率提升、先进封装协同设计及专业咨询服务。
目前，合见工软已构建出完整的产品矩阵，包括PHINE Design系列单片FPGA、UVHS系列全场景硬件验证系统及UVHP系列数据中心级仿真系统，覆盖AI智算、HPC、物联网、智能手机、通信等多个领域。
全场景验证平台自推出以来，三年内出货量已超1000台，部署于超过150家客户，其性能与功能已逐步替代国际主流产品。
Chiplet技术助力智算产业升级
合见工软的高速接口IP是其四大核心业务之一，除智算组网类IP外，还包括全国产接口IP及Chiplet标准IP。其中，UCIe IP和HiPi IP在先进封装集成中发挥关键作用。
值得一提的是，合见工软率先实现了国产跨工艺节点的UCIe IP互连验证，为国内半导体突破算力瓶颈提供了技术保障。
徐昀指出，未来数字EDA的高水平全流程与高质量IP，是推动数字大芯片发展的核心要素。在智算时代，Chiplet技术不仅有助于突破技术封锁，更对构建自主生态具有战略意义。
基于此判断，合见工软计划以Chiplet全布局为核心，连接先进晶圆厂与封装企业，并满足系统厂商的应用需求。高速接口IP业务近年增长迅猛，连续两年保持100%增长。
合见工软全面布局Chiplet解决方案
在演讲的最后，徐昀强调，合见工软将构建“Chiplet EDA方法学+接口IP”的完整解决方案，形成差异化优势。其EDA平台可支持系统算力分析、封装类型选择及PPA优化；核心IP技术解决芯粒互联难题；子系统方案为设计和应用提供支撑；先进封装与SIPI能力则助力性能跃升。
这一全面布局，将为国内智算芯片与系统产业的快速发展提供坚实基础。
关于合见工软
上海合见工业软件集团有限公司是一家专注于自主工业软件与解决方案的提供商。公司以EDA为突破口，致力于协助半导体企业解决设计与创新中的关键挑战，成为其可信赖的合作伙伴。
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来源：合见工软 UNIVISTA