SignatureIP于2026年AI基础设施峰会发布芯片化AI与数据中心互联IP库
9月15日至17日，2026年AI基础设施峰会（AI Infra Summit 2026）于美国圣克拉拉会议中心举行。会议期间，芯片IP供应商SignatureIP正式推出面向芯片化架构的系统级互联、接口及子系统IP组合方案，旨在满足人工智能、高性能计算及数据中心场景的演进需求。
随着人工智能与高性能计算负载持续攀升，单一硅基芯片的物理尺寸与良率瓶颈逐渐显现。芯片设计团队正逐步转向解耦式架构，以实现计算、存储与输入输出模块的独立扩展。该方案为系统架构师提供从顶层规划到流片量产的一体化IP底座，并联合产业链生态伙伴共同交付完整解决方案。
硬件辅助验证领域专家指出，人工智能加速器对接口性能提出更高要求，同步催生了对硬件加速验证与原型测试工具的刚性需求。采用Siemens Veloce CS仿真与原型验证套件进行PCIe、CXL及以太网IP的合规性认证，已成为下一代人工智能硬件研发的关键环节。IP供应商与验证平台的深度融合，正推动核心底层技术加速交汇。
片上互联：iNoCulator™云端设计平台
基于云架构的iNoCulator™平台为工程团队提供相干与非相干片上网络（NoC）的架构搭建、参数配置与自动生成能力。该平台将传统小芯片设计中最为繁琐的拓扑规划环节迁移至云端环境，工程师可在云端灵活调整互联架构、一致性协议与带宽分配策略，显著压缩迭代周期。
接口IP：PCIe、CXL与以太网技术
该IP库涵盖已通过硅验证的PCIe、CXL及以太网接口模块，为芯片间（D2D）与板级跨封装连接提供可靠的数据传输通道。相关技术能够支撑处理器、加速单元与外部网络之间的海量数据交换，充分匹配人工智能与高性能计算场景的吞吐标准。
SoC子系统IP：计算、存储与I/O参考平台
子系统IP组合包含面向流式协议的超低延迟D2D控制器IP、代理缓存（Proxy Cache）模块及多款AMBA架构专用桥接单元。上述模块专为计算、存储与输入输出子系统定制，可在最小化系统响应时间的同时最大化数据吞吐率。客户可直接调用经过预验证与预集成的标准化模块，加速现代芯片化封装的构建进程。
芯片设计行业普遍面临多源IP集成兼容性的挑战，传统做法往往依赖不同供应商的离散模块拼接，最终流片阶段易出现系统性风险。SignatureIP通过底层重构实现互联、接口与子系统IP的无缝衔接，并配套图形化系统控制器构建工具，大幅降低集成复杂度，缩短产品上市周期。
系统控制器IP：RISC-V与ARM架构支持
贯穿整套IP方案的核心控制单元提供基于RISC-V与ARM的可定制化配置，负责统筹管理互联网络、接口协议及子系统间的协同调度，确保芯片化设计内部数据流转的稳定性。
验证工具厂商代表强调，双方围绕RISC-V与ARM相干子系统构建的联合参考设计，有效提升了核心验证流程的覆盖度与执行效率。Breker推出的SoCReady系统验证平台与SignatureIP底层设计IP形成互补，进一步夯实了复杂计算设备的开发基础。
典型芯片化系统架构示意
架构设计采用对称式小芯片布局，单颗硅片内部集成计算集群与I/O集群，并分别由独立的系统控制器IP进行统一管理。每颗硅片配置共享式CXL端口，实现PCIe、C2C（Chip-to-Chip）与CXS协议的动态复用。计算集群依托C-NoC链路跨越芯片边界与相邻节点互联，I/O集群则通过NC-NoC链路完成跨片数据交互，片内相干与非相干域之间的数据转换由代理缓存模块承担。外部网络接入端集成100G以太网MAC控制器，内存资源访问功能则通过C-NoC总线由生态合作伙伴方案提供。